Missing PCH PCIe power and clock gating options in ADL-N IOT FSP
还没有人认领这个 Issue。
评估
- 难度
- 5/5
- 预计耗时
- 一周以上
- 新手友好度
- 20/100
- Issue 类型
- 功能
- 描述清晰度
- 基本清楚
- 活跃度
- 停滞
- 技术栈
- c
- 领域
- embedded-iot
调研方向
先阅读 issue 以及链接的 coreboot review：https://review.coreboot.org/c/coreboot/+/76687，然后确认 ADL-N IOT FSP MR5 如何公开 PCIe clock- 和 power-gating 设置。Intel 将所请求的选项添加到 FSP 中，或确认无法公开这些选项，即表示完成。
由索引模型根据 Issue 内容生成。
描述
Certain board designs do not route all CLKREQ signals to PCIe ports and even hardwire them to be pulled up to Vcc (meaning CLKREQ permanently inactive). For such designs, it is required to unset PchPcieClockGating and PchPciePowerGating to avoid the issue described in this patch: https://review.coreboot.org/c/coreboot/+/76687
Currently ADL-N IOT FSP MR5 is missing these options and getting a properly working firmware solution is not possible without having own sources of FSP to modify it.
Could Intel please add those options to the ADL-N FSP?
- 主要语言
- C
- 星标
- 366
- 派生
- 143
- PR 合并指标
- 30 天内没有已合并 PR
环境准备
- 没有 Dockerfile 或 Docker Compose 文件
- 没有 Pull Request 模板
- 阅读贡献指南
从这里开始
- 先读完整个 Issue，再读项目的贡献指南。
- 在 Issue 下留言说明你要接手 —— 这能避免两个人做同样的事。
- Fork 仓库，在一个分支上完成修改。
- 提交 Pull Request，并在描述里引用这个 Issue 编号。
intel/FSP 的其他 Issue
-
ArrowLakeS FSP: TmeEnable = 1 leaves TME inactive on Core Ultra 9 285K (single-key TME, no TME-MK)未关闭
难度 5/5 一周以上 新手友好度 24/100
-
难度 4/5 3-5 天 新手友好度 42/100
-
难度 4/5 3-5 天 新手友好度 42/100
-
难度 3/5 1-2 天 新手友好度 68/100
-
难度 5/5 一周以上 新手友好度 35/100
相似的 Issue
-
bug
难度 2/5 1-3 小时 新手友好度 85/100
维护者通常 1 天内回复
-
SPIDevice selects an active-high device as soon as it is created可能已有人在做 @mikeysklar 今天认领。 未关闭
难度 2/5 1-3 小时 新手友好度 73/100
adafruit/circuitpython#11869 ·
维护者通常 1 天内回复
-
难度 1/5 1 小时以内 新手友好度 78/100
gnif/LookingGlass#1352 ·
-
难度 2/5 1-3 小时 新手友好度 75/100
维护者通常 1 天内回复
-
bug
难度 2/5 1-3 小时 新手友好度 72/100
kovidgoyal/kitty#10862 ·
维护者通常 1 天内回复