Missing PCH PCIe power and clock gating options in ADL-N IOT FSP

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Valutazione

Difficoltà
5/5
Tempo stimato
Più di una settimana
Idoneità per principianti
20/100
Tipo di issue
Funzionalità
Chiarezza
Abbastanza chiara
Stato di attività
Ferma
Stack tecnologico
c
Ambito
embedded-iot

Direzione di ricerca

Inizia leggendo l’issue e la review di coreboot collegata all’indirizzo https://review.coreboot.org/c/coreboot/+/76687, quindi verifica in che modo ADL-N IOT FSP MR5 espone le impostazioni di clock- e power-gating di PCIe. Il lavoro è completato quando Intel aggiunge le opzioni richieste all’FSP oppure conferma che non possono essere esposte.

Scritto dal modello di indicizzazione a partire dal testo della issue.

Descrizione

Certain board designs do not route all CLKREQ signals to PCIe ports and even hardwire them to be pulled up to Vcc (meaning CLKREQ permanently inactive). For such designs, it is required to unset PchPcieClockGating and PchPciePowerGating to avoid the issue described in this patch: https://review.coreboot.org/c/coreboot/+/76687

Currently ADL-N IOT FSP MR5 is missing these options and getting a properly working firmware solution is not possible without having own sources of FSP to modify it.

Could Intel please add those options to the ADL-N FSP?

Lingua principale
C
Stelle
366
Fork
143
Nessuna PR unita negli ultimi 30g

Preparare l'ambiente

Come iniziare

  1. Leggi tutta la issue e poi la guida ai contributi del progetto.
  2. Commenta sulla issue per dire che te ne occupi tu — evita che due persone facciano lo stesso lavoro.
  3. Fai un fork del repository e lavora su un branch.
  4. Apri una pull request che faccia riferimento al numero della issue.

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