Missing PCH PCIe power and clock gating options in ADL-N IOT FSP
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Évaluation
- Difficulté
- 5/5
- Temps estimé
- Plus d'une semaine
- Accessibilité débutants
- 20/100
- Type d'issue
- Fonctionnalité
- Clarté
- Plutôt claire
- Activité
- À l'abandon
- Stack technique
- c
- Domaine
- embedded-iot
Piste de recherche
Commencez par lire l’issue et la review coreboot associée à l’adresse https://review.coreboot.org/c/coreboot/+/76687, puis vérifiez comment ADL-N IOT FSP MR5 expose les paramètres de clock- et power-gating de PCIe. Le travail est considéré comme terminé lorsque Intel ajoute les options demandées au FSP ou confirme qu’elles ne peuvent pas être exposées.
Rédigé par le modèle d'indexation à partir du texte de l'issue.
Description
Certain board designs do not route all CLKREQ signals to PCIe ports and even hardwire them to be pulled up to Vcc (meaning CLKREQ permanently inactive). For such designs, it is required to unset PchPcieClockGating and PchPciePowerGating to avoid the issue described in this patch: https://review.coreboot.org/c/coreboot/+/76687
Currently ADL-N IOT FSP MR5 is missing these options and getting a properly working firmware solution is not possible without having own sources of FSP to modify it.
Could Intel please add those options to the ADL-N FSP?
- Langage dominant
- C
- Étoiles
- 366
- Forks
- 143
- Métriques de merge des PR
- Aucune PR mergée en 30 j
Préparer son environnement
- Aucun Dockerfile ni fichier Docker Compose
- Aucun modèle de pull request
- Lire le guide de contribution
Par où commencer
- Lisez l'issue en entier, puis le guide de contribution du projet.
- Signalez en commentaire que vous la prenez — cela évite que deux personnes fassent le même travail.
- Forkez le dépôt et travaillez sur une branche.
- Ouvrez une pull request qui référence le numéro de l'issue.
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