Missing PCH PCIe power and clock gating options in ADL-N IOT FSP
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Evaluación
- Dificultad
- 5/5
- Tiempo estimado
- Más de una semana
- Aptitud para principiantes
- 20/100
- Tipo de issue
- Nueva funcionalidad
- Claridad
- Bastante claro
- Estado de actividad
- Estancado
- Stack tecnológico
- c
- Área
- embedded-iot
Línea de trabajo
Empieza leyendo el issue y la revisión de coreboot enlazada en https://review.coreboot.org/c/coreboot/+/76687; después, verifica cómo ADL-N IOT FSP MR5 expone los ajustes de clock- y power-gating de PCIe. Se considera completado cuando Intel añada las opciones solicitadas al FSP o confirme que no se pueden exponer.
Escrito por el modelo de indexación a partir del texto del issue.
Descripción
Certain board designs do not route all CLKREQ signals to PCIe ports and even hardwire them to be pulled up to Vcc (meaning CLKREQ permanently inactive). For such designs, it is required to unset PchPcieClockGating and PchPciePowerGating to avoid the issue described in this patch: https://review.coreboot.org/c/coreboot/+/76687
Currently ADL-N IOT FSP MR5 is missing these options and getting a properly working firmware solution is not possible without having own sources of FSP to modify it.
Could Intel please add those options to the ADL-N FSP?
- Lenguaje dominante
- C
- Estrellas
- 366
- Forks
- 143
- Métricas de merge de PR
- Sin PR fusionados en 30 d
Preparar el entorno
- Sin Dockerfile ni archivo de Docker Compose
- Sin plantilla de pull request
- Leer la guía de contribución
Primeros pasos
- Lee el issue completo y luego la guía de contribución del proyecto.
- Comenta en el issue que vas a ocuparte — evita que dos personas hagan lo mismo.
- Haz un fork del repositorio y trabaja en una rama.
- Abre un pull request que haga referencia al número del issue.
Más de intel/FSP
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ArrowLakeS FSP: TmeEnable = 1 leaves TME inactive on Core Ultra 9 285K (single-key TME, no TME-MK)Abierto
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