Missing PCH PCIe power and clock gating options in RPL-S Client FSP
Nadie ha tomado este issue todavía.
Evaluación
- Dificultad
- 4/5
- Tiempo estimado
- 3-5 días
- Aptitud para principiantes
- 42/100
- Tipo de issue
- Nueva funcionalidad
- Claridad
- Bien especificado
- Estado de actividad
- Activo
- Stack tecnológico
- c
- Área
- embedded-iot
Línea de trabajo
Start by comparing the RPL-S Client FSP configuration with the ADL-N IoT MR6 change referenced in the issue (commit 0a9eafc9737b1bca5224b4f5ff48b004b6f0d8f1). Check how the requested options are exposed and when the relevant registers are locked. Done means the RPL-S Client FSP exposes both options so board designs can disable PCIe power and clock gating.
Escrito por el modelo de indexación a partir del texto del issue.
Descripción
Certain board designs don't route CLKREQ# from the PCIe slots to the PCH, and many add-in cards (for example datacenter GPUs) don't drive CLKREQ# at all. Such ports have to run with free-running reference clocks and no CLKREQ#. In that case PchPcieClockGating and PchPciePowerGating must be disabled, to avoid the issue described in https://review.coreboot.org/c/coreboot/+/76687.
The RPL-S Client FSP (RaptorLakeFspBinPkg/Client/RaptorLakeS, 12.0.200.80 / C.0.C8.50, the latest release) doesn't expose these options. It always enables PCH PCIe PHY power gating and clock gating, then locks the registers before FspSiliconInit returns. FspMultiPhaseSiInit reports zero phases on this platform, so there's no window for the bootloader to change them.
Could Intel please add PchPciePowerGating and PchPcieClockGating to the RPL-S Client FSP, as was done for ADL-N IoT in MR6 (#112, commit 0a9eafc9737b1bca5224b4f5ff48b004b6f0d8f1)?
Thanks
- Lenguaje dominante
- C
- Estrellas
- 366
- Forks
- 143
- Métricas de merge de PR
- Sin PR fusionados en 30 d
Preparar el entorno
- Sin Dockerfile ni archivo de Docker Compose
- Sin plantilla de pull request
- Leer la guía de contribución
Primeros pasos
- Lee el issue completo y luego la guía de contribución del proyecto.
- Comenta en el issue que vas a ocuparte — evita que dos personas hagan lo mismo.
- Haz un fork del repositorio y trabaja en una rama.
- Abre un pull request que haga referencia al número del issue.
Más de intel/FSP
-
ArrowLakeS FSP: TmeEnable = 1 leaves TME inactive on Core Ultra 9 285K (single-key TME, no TME-MK)Abierto
Dificultad 5/5 Más de una semana Aptitud para principiantes 24/100
-
Dificultad 4/5 3-5 días Aptitud para principiantes 42/100
-
Dificultad 3/5 1-2 días Aptitud para principiantes 68/100
-
Dificultad 5/5 Más de una semana Aptitud para principiantes 35/100
-
Dificultad 4/5 3-5 días Aptitud para principiantes 25/100
Issues similares
-
bug
Dificultad 2/5 1-3 horas Aptitud para principiantes 85/100
Los mantenedores suelen responder en 1 día
-
SPIDevice selects an active-high device as soon as it is createdPosiblemente ocupada @mikeysklar la tomó hoy. Abierto
Dificultad 2/5 1-3 horas Aptitud para principiantes 73/100
adafruit/circuitpython#11869 ·
Los mantenedores suelen responder en 1 día
-
Dificultad 1/5 Menos de una hora Aptitud para principiantes 78/100
gnif/LookingGlass#1352 ·
-
Dificultad 2/5 1-3 horas Aptitud para principiantes 75/100
Los mantenedores suelen responder en 1 día
-
bug
Dificultad 2/5 1-3 horas Aptitud para principiantes 72/100
kovidgoyal/kitty#10862 ·
Los mantenedores suelen responder en 1 día