Balanced gray codes
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评估
- 难度
- 5/5
- 预计耗时
- 一周以上
- 新手友好度
- 20/100
- Issue 类型
- 功能
- 描述清晰度
- 需要澄清
- 活跃度
- 停滞
- 领域
- embedded-iot
调研方向
从链接的 Wikipedia 条目和列出的论文开始，确定一种适用于 SystemVerilog 的实用且平衡的 Gray-code 算法。payload 没有指定源文件、测试或实现入口点；要完成这项工作，需要先达成算法共识，并将其集成到 repository 中。
由索引模型根据 Issue 内容生成。
描述
There are methods to produce balanced gray codes: gray codes where the transitions of each bit are evenly distributed across the mapping.
Wikipedia entry describes it better in more concrete mathematical terms.
One algorithm I thought of:
- Generate a gray code hypercube -- a graph where each vertex is a binary code, and it is connected to all vertices which are 1 bit different (i.e. for bit width of 4, there are 4 adjacent vertices to 0: 1, 2, 4, 8)
- Find hamiltonian cycles in the graph
- Check hamiltonian cycles for balance, pick the first balanced one
I read some papers about it, but I don't have an algorithm that would be simple enough to implement in SystemVerilog.
- 主要语言
- SystemVerilog
- 星标
- 4
- 派生
- 1
- PR 合并指标
- 30 天内没有已合并 PR
环境准备
这个项目没有提供开发容器、Dockerfile 或贡献指南，环境需要你自己搭建：先看它的 README，通用步骤见我们的新手贡献指南。
从这里开始
- 先读完整个 Issue，再读项目的贡献指南。
- 在 Issue 下留言说明你要接手 —— 这能避免两个人做同样的事。
- Fork 仓库，在一个分支上完成修改。
- 提交 Pull Request，并在描述里引用这个 Issue 编号。
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