Balanced gray codes
まだ誰も着手していません。
評価
- 難易度
- 5/5
- 見積もり時間
- 1週間以上
- 初心者へのやさしさ
- 20/100
- issue の種類
- 機能追加
- 明瞭さ
- 説明が足りない
- 活発さ
- 停滞
- 領域
- embedded-iot
調査の方向性
リンクされているWikipediaの項目と列挙された論文から始め、SystemVerilogに適した実用的でバランスの取れたGray-codeアルゴリズムを決定します。payloadにはソースファイル、テスト、実装のエントリポイントが記載されていません。完了には、合意されたアルゴリズムとそのリポジトリへの統合が必要です。
索引モデルが issue の本文から書いたものです。
説明
There are methods to produce balanced gray codes: gray codes where the transitions of each bit are evenly distributed across the mapping.
Wikipedia entry describes it better in more concrete mathematical terms.
One algorithm I thought of:
- Generate a gray code hypercube -- a graph where each vertex is a binary code, and it is connected to all vertices which are 1 bit different (i.e. for bit width of 4, there are 4 adjacent vertices to 0: 1, 2, 4, 8)
- Find hamiltonian cycles in the graph
- Check hamiltonian cycles for balance, pick the first balanced one
I read some papers about it, but I don't have an algorithm that would be simple enough to implement in SystemVerilog.
- 主要言語
- SystemVerilog
- スター
- 4
- フォーク
- 1
- PR マージ指標
- 30日以内にマージされた PR はありません
環境構築
このプロジェクトには開発コンテナ、Dockerfile、コントリビューションガイドがありません。まず README を読み、一般的な手順ははじめてのコントリビューションガイドを参照してください。
はじめの一歩
- issue を最後まで読み、次にプロジェクトのコントリビューションガイドを読みます。
- 着手することを issue にコメントします — 二人が同じ作業をするのを防げます。
- リポジトリをフォークし、ブランチを切って変更します。
- issue 番号を参照したプルリクエストを送ります。
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