Missing PCH PCIe power and clock gating options in RPL-S Client FSP
Chưa có ai nhận issue này.
Đánh giá
- Độ khó
- 4/5
- Thời gian dự kiến
- 3-5 ngày
- Mức phù hợp với người mới
- 42/100
- Loại issue
- Tính năng
- Độ rõ ràng
- Đặc tả rõ ràng
- Mức độ hoạt động
- Sôi nổi
- Công nghệ
- c
- Lĩnh vực
- embedded-iot
Hướng nghiên cứu
Start by comparing the RPL-S Client FSP configuration with the ADL-N IoT MR6 change referenced in the issue (commit 0a9eafc9737b1bca5224b4f5ff48b004b6f0d8f1). Check how the requested options are exposed and when the relevant registers are locked. Done means the RPL-S Client FSP exposes both options so board designs can disable PCIe power and clock gating.
Do mô hình lập chỉ mục viết ra từ nội dung của issue.
Mô tả
Certain board designs don't route CLKREQ# from the PCIe slots to the PCH, and many add-in cards (for example datacenter GPUs) don't drive CLKREQ# at all. Such ports have to run with free-running reference clocks and no CLKREQ#. In that case PchPcieClockGating and PchPciePowerGating must be disabled, to avoid the issue described in https://review.coreboot.org/c/coreboot/+/76687.
The RPL-S Client FSP (RaptorLakeFspBinPkg/Client/RaptorLakeS, 12.0.200.80 / C.0.C8.50, the latest release) doesn't expose these options. It always enables PCH PCIe PHY power gating and clock gating, then locks the registers before FspSiliconInit returns. FspMultiPhaseSiInit reports zero phases on this platform, so there's no window for the bootloader to change them.
Could Intel please add PchPciePowerGating and PchPcieClockGating to the RPL-S Client FSP, as was done for ADL-N IoT in MR6 (#112, commit 0a9eafc9737b1bca5224b4f5ff48b004b6f0d8f1)?
Thanks
- Ngôn ngữ chính
- C
- Star
- 366
- Fork
- 143
- Chỉ số merge pull request
- Không có pull request nào được merge trong 30 ngày
Chuẩn bị môi trường
- Không có Dockerfile hay tệp Docker Compose
- Không có mẫu pull request
- Đọc hướng dẫn đóng góp
Bắt đầu từ đâu
- Đọc hết issue, rồi đọc hướng dẫn đóng góp của dự án.
- Bình luận trên issue rằng bạn sẽ nhận — tránh hai người làm cùng một việc.
- Fork repository và làm thay đổi trên một nhánh.
- Mở pull request có tham chiếu số hiệu của issue.
Issue khác của intel/FSP
-
ArrowLakeS FSP: TmeEnable = 1 leaves TME inactive on Core Ultra 9 285K (single-key TME, no TME-MK)Đang mở
Độ khó 5/5 Hơn một tuần Mức phù hợp với người mới 24/100
-
Độ khó 4/5 3-5 ngày Mức phù hợp với người mới 42/100
-
Độ khó 3/5 1-2 ngày Mức phù hợp với người mới 68/100
-
Độ khó 5/5 Hơn một tuần Mức phù hợp với người mới 35/100
-
Độ khó 4/5 3-5 ngày Mức phù hợp với người mới 25/100
Issue tương tự
-
bug
Độ khó 2/5 1-3 giờ Mức phù hợp với người mới 85/100
Maintainer thường phản hồi trong vòng 1 ngày
-
SPIDevice selects an active-high device as soon as it is createdCó thể đã có người làm @mikeysklar đã nhận hôm nay. Đang mở
Độ khó 2/5 1-3 giờ Mức phù hợp với người mới 73/100
adafruit/circuitpython#11869 ·
Maintainer thường phản hồi trong vòng 1 ngày
-
Độ khó 1/5 Dưới một giờ Mức phù hợp với người mới 78/100
gnif/LookingGlass#1352 ·
-
Độ khó 2/5 1-3 giờ Mức phù hợp với người mới 75/100
Maintainer thường phản hồi trong vòng 1 ngày
-
bug
Độ khó 2/5 1-3 giờ Mức phù hợp với người mới 72/100
kovidgoyal/kitty#10862 ·
Maintainer thường phản hồi trong vòng 1 ngày