ApolloLakeFspBinPkg[MR6] broken MPS with `PcieRpHotPlug = 1`

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評価

難易度
5/5
見積もり時間
1週間以上
初心者へのやさしさ
15/100
issue の種類
バグ
明瞭さ
説明が足りない
活発さ
停滞
技術スタック
c
領域
embedded-iot

調査の方向性

まず、PcieRpHotPlug を有効にして問題を再現し、それぞれの root port における DCAP Max Payload Size Supported と DCTL Max Payload Size の値を比較します。ソースファイルやテストは指定されていません。完了とするには、一貫性のない MPS 設定を解消する修正済みバイナリまたは公開されたコードが必要です。

索引モデルが issue の本文から書いたものです。

説明

Enabling PcieRpHotPlug (or rather leaving it enabled) causes inconsistent MPS settings in the respective RPs:

  • DCAP Max Payload Size Supported will be cleared to 0 (128B)
  • DCTL Max Payload Size will be set to 1 (256B)

Whether or not the DCAP change is intentional is impossible to say. As usual there is no documentation about FSP. It's also possible that DCAP is written by accident (it's RW/O).
That DCTL is written at all is another issue.

Please issue a fixed binary or release the code to the public so we can work on a proper implementation (which would be much less expensive for Intel's hardware customers that are currently forced into beta testing your software).

主要言語
C
スター
366
フォーク
143
30日以内にマージされた PR はありません

環境構築

はじめの一歩

  1. issue を最後まで読み、次にプロジェクトのコントリビューションガイドを読みます。
  2. 着手することを issue にコメントします — 二人が同じ作業をするのを防げます。
  3. リポジトリをフォークし、ブランチを切って変更します。
  4. issue 番号を参照したプルリクエストを送ります。

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