Fix links
@ryanvergel 已经在做这个了。
开始于 2023年2月9日。
评估
这个 Issue 还没有评估数据。
描述
https://github.com/Xilinx/Vitis-Tutorials/issues/112
The
ref_design <https://github.com/Xilinx/Embedded-Design-Tutorials/tree/master/docs/Introduction/ZynqMPSoC-EDT/ref_files/design1>_ for this example provides not only the source code for applications, but also a Makefile to run
through the design generation process. To generate the binaries, run the following command:
Immediate-term Solution: Push a copy of docs (check docs-jp & docs-cn with @mkmatsui ) from the 2022.2 branch to the master branch.
Near-term solution: @RebeccaOHagan & @dasmohana will FAR links that have /tree/master/ to use /tree/version/ instead.
Longer-term solution: Maybe create a package or a release?
- 主要语言
- 没有语言数据
- 星标
- 173
- 派生
- 71
- 平均合并
- 9 分钟
- 30 天内合并 PR
- 1
环境准备
这个项目没有提供开发容器、Dockerfile 或贡献指南，环境需要你自己搭建：先看它的 README，通用步骤见我们的新手贡献指南。
从这里开始
- 先读完整个 Issue，再读项目的贡献指南。
- 在 Issue 下留言说明你要接手 —— 这能避免两个人做同样的事。
- Fork 仓库，在一个分支上完成修改。
- 提交 Pull Request，并在描述里引用这个 Issue 编号。
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Xilinx/Embedded-Design-Tutorials#52 · 3 条评论 ·