Fix links
@ryanvergel ya está trabajando en esto.
Desde el 9/2/2023.
Evaluación
Este issue todavía no se ha evaluado.
Descripción
https://github.com/Xilinx/Vitis-Tutorials/issues/112
The
ref_design <https://github.com/Xilinx/Embedded-Design-Tutorials/tree/master/docs/Introduction/ZynqMPSoC-EDT/ref_files/design1>_ for this example provides not only the source code for applications, but also a Makefile to run
through the design generation process. To generate the binaries, run the following command:
Immediate-term Solution: Push a copy of docs (check docs-jp & docs-cn with @mkmatsui ) from the 2022.2 branch to the master branch.
Near-term solution: @RebeccaOHagan & @dasmohana will FAR links that have /tree/master/ to use /tree/version/ instead.
Longer-term solution: Maybe create a package or a release?
- Lenguaje dominante
- Sin datos de lenguaje
- Estrellas
- 173
- Forks
- 71
- Merge medio
- 9 min
- PR fusionados (30 d)
- 1
Preparar el entorno
Este proyecto no incluye contenedor de desarrollo, Dockerfile ni guía de contribución, así que la configuración corre por tu cuenta: empieza por su README y consulta nuestra guía para la primera contribución para los pasos generales.
Primeros pasos
- Lee el issue completo y luego la guía de contribución del proyecto.
- Comenta en el issue que vas a ocuparte — evita que dos personas hagan lo mismo.
- Haz un fork del repositorio y trabaja en una rama.
- Abre un pull request que haga referencia al número del issue.
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Xilinx/Embedded-Design-Tutorials#52 · 3 comentarios ·