Fix links
@ryanvergel ci sta già lavorando.
Dal 9/2/2023.
Valutazione
Questa issue non è ancora stata valutata.
Descrizione
https://github.com/Xilinx/Vitis-Tutorials/issues/112
The
ref_design <https://github.com/Xilinx/Embedded-Design-Tutorials/tree/master/docs/Introduction/ZynqMPSoC-EDT/ref_files/design1>_ for this example provides not only the source code for applications, but also a Makefile to run
through the design generation process. To generate the binaries, run the following command:
Immediate-term Solution: Push a copy of docs (check docs-jp & docs-cn with @mkmatsui ) from the 2022.2 branch to the master branch.
Near-term solution: @RebeccaOHagan & @dasmohana will FAR links that have /tree/master/ to use /tree/version/ instead.
Longer-term solution: Maybe create a package or a release?
- Lingua principale
- Nessun dato sulla lingua
- Stelle
- 172
- Fork
- 70
- Merge medio
- 9m
- PR unite (30g)
- 1
Guida per i contributori
Nessuna guida per i contributori indicizzata per questo repository
Come iniziare
- Leggi tutta la issue e poi la guida ai contributi del progetto.
- Commenta sulla issue per dire che te ne occupi tu — evita che due persone facciano lo stesso lavoro.
- Fai un fork del repository e lavora su un branch.
- Apri una pull request che faccia riferimento al numero della issue.
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Xilinx/Embedded-Design-Tutorials#52 · 3 commenti ·