ram inferrence improvements

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評価

難易度
5/5
見積もり時間
1週間以上
初心者へのやさしさ
20/100
issue の種類
機能追加
明瞭さ
説明が足りない
活発さ
停滞
領域
embedded-iot

調査の方向性

まず、混合幅 FIFO と混合 DPR RAM の構成を追跡し、現在 Vivado RAM の推論がどのように処理されているかを確認します。書き込み側の幅が読み取り側の幅より大きい場合に出力レジスタが必要となる要件を調査し、SCFIFOs が存在しないことを確認します。これらのケースの動作を理解し、プラットフォームに依存しない解決策が定義されれば完了です。

索引モデルが issue の本文から書いたものです。

説明

I'd like to work out a better solution in the following areas:

  • Mixed width FIFOs. These behave strangely in some cases (write side > read side) and we may not be properly meeting the vivado rules of only using "auto" when the sizes are matched.
  • in the mixed DPR config, when write side > read_side I needed to register the read output in order for the ram to be picked up correctly by vivado.
  • We don't have SCFIFOs wrapped right now

I need to spend some more time investigating this and working out a better solution to these things, ideally one more platform independent or wrapped in an independent way

主要言語
VHDL
スター
24
フォーク
2
平均マージ
31分
マージ済み PR(30日)
8

環境構築

はじめの一歩

  1. issue を最後まで読み、次にプロジェクトのコントリビューションガイドを読みます。
  2. 着手することを issue にコメントします — 二人が同じ作業をするのを防げます。
  3. リポジトリをフォークし、ブランチを切って変更します。
  4. issue 番号を参照したプルリクエストを送ります。

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