llvm/circt

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• [FIRRTL] Remove Grand Central's dependency on SV interface ops

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  FIRRTL

  難易度 5/5 1週間以上 初心者へのやさしさ 15/100

  llvm/circt#11291 · コメント 2 件 · 2026年10月14日 に作成

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• Don't allow force out of a contract

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  FIRRTL

  難易度 4/5 3〜5日 初心者へのやさしさ 18/100

  llvm/circt#11264 · リアクション 1 件 · 2026年10月9日 に作成

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• Migrate to strict properties in assembly formats

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  難易度 4/5 3〜5日 初心者へのやさしさ 35/100

  llvm/circt#11236 · リアクション 2 件 · 2026年10月5日 に作成

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• [ExportVerilog] Missing whitespace after escaped package identifiers

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  ExportVerilog

  難易度 3/5 1〜2日 初心者へのやさしさ 68/100

  llvm/circt#11208 · コメント 1 件 · 2026年9月29日 に作成

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• [FIRRTL] LowerToHW: exceeding IntegerType bitwidth limits causes an assert

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  FIRRTL

  難易度 4/5 3〜5日 初心者へのやさしさ 45/100

  llvm/circt#11195 · コメント 1 件 · 2026年9月28日 に作成

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• [PyCDE] publishing pipeline is flakey

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  PyCDE

  難易度 4/5 3〜5日 初心者へのやさしさ 35/100

  llvm/circt#11160 · 2026年9月24日 に作成

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• [FIRRTL] LowerSignatures reverses strictconnect direction for output fields in analog-containing bundles

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  難易度 2/5 1〜3時間 初心者へのやさしさ 85/100

  llvm/circt#11151 · 2026年9月22日 に作成

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• [circt-synth] Use circt-synth in OpenROAD-flow-scripts

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  Synth

  難易度 5/5 1週間以上 初心者へのやさしさ 25/100

  llvm/circt#11143 · リアクション 4 件 · 2026年9月21日 に作成

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• [Moore] Some packed aggregate references fail to lower

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  難易度 4/5 3〜5日 初心者へのやさしさ 38/100

  llvm/circt#11141 · 2026年9月19日 に作成

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• [SV][ExportVerilog] Determine `sv.package` ordering via dependence analysis

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  ExportVerilog SV

  難易度 4/5 3〜5日 初心者へのやさしさ 45/100

  llvm/circt#11139 · 2026年9月18日 に作成

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• [FIRRTL] User assertions reading ports produce SV reading values from equivalent wire not port; no mechanism to express intent

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  FIRRTL

  難易度 5/5 1週間以上 初心者へのやさしさ 30/100

  llvm/circt#11114 · 2026年9月14日 に作成

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• [CalyxToHW] Fails to lower 1D calyx.seq_mem to HW: "couldn't convert to core primitive" / "incorrect number of address ports"

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  難易度 4/5 3〜5日 初心者へのやさしさ 48/100

  llvm/circt#11111 · コメント 2 件 · 2026年9月12日 に作成

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• [FIRRTL] CheckCombLoops crashes on a forceable register reference cast to a layer-colored RWProbe

  再び着手できるかも このイシューのプルリクエストはマージされずにクローズされました。 オープン

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  難易度 3/5 1〜2日 初心者へのやさしさ 74/100

  llvm/circt#11085 · 2026年9月8日 に作成

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• [SV] Rename "sym_name" in GenerateOp to something different

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  難易度 2/5 1〜3時間 初心者へのやさしさ 68/100

  llvm/circt#11079 · 2026年9月3日 に作成

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• [ImportVerilog] Don't convert lvalues

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  ImportVerilog

  難易度 4/5 3〜5日 初心者へのやさしさ 55/100

  llvm/circt#11026 · 2026年8月19日 に作成

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• [FIRRTL] Connects accepted due to `emitConnect`, but illegal in MLIR

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  bug FIRRTL

  難易度 5/5 1週間以上 初心者へのやさしさ 35/100

  llvm/circt#10989 · コメント 2 件 · リアクション 4 件 · 2026年8月14日 に作成

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• [HWToLLVM] [LLHD] [Arc] Empty coroutine lowering

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  難易度 4/5 3〜5日 初心者へのやさしさ 48/100

  llvm/circt#10982 · コメント 1 件 · 2026年8月12日 に作成

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• [FIRRTL] Lower Classes Assertion Firing

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  bug FIRRTL

  難易度 3/5 1〜2日 初心者へのやさしさ 55/100

  llvm/circt#10959 · 2026年8月7日 に作成

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• [Arcilator] Define the long-term strategy for FIRRTL probes and sv.xmr.ref

  オープン

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  Arc Simulator

  難易度 5/5 1週間以上 初心者へのやさしさ 25/100

  llvm/circt#10946 · コメント 2 件 · 2026年8月5日 に作成

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• [FIRRTL][circt-reduce] Improve Instance Externalizer for Domains

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  FIRRTL Reducer

  難易度 4/5 3〜5日 初心者へのやさしさ 45/100

  llvm/circt#10925 · 2026年7月31日 に作成

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• [crict-verilog][Mem2Reg] Lowering for `llhd.combinational` with peculiar CFG

  オープン

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  LLHD

  難易度 4/5 3〜5日 初心者へのやさしさ 45/100

  llvm/circt#10912 · コメント 7 件 · 2026年7月28日 に作成

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• [circt-bmc][LTLToCore] verif.assert on !ltl.property fails to legalize

  再び着手できるかも このイシューのプルリクエストはマージされずにクローズされました。 オープン

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  llvm/circt#10907 · 2026年7月27日 に作成

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• [FIRRTL] InferDomain could create ill-formed IR for instance choice

  オープン

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  難易度 4/5 3〜5日 初心者へのやさしさ 38/100

  llvm/circt#10903 · コメント 1 件 · 2026年7月24日 に作成

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• [DapathToComb] Assertion failure in singed booth lowering.

  再び着手できるかも このイシューのプルリクエストはマージされずにクローズされました。 オープン

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  難易度 3/5 1〜2日 初心者へのやさしさ 76/100

  llvm/circt#10875 · コメント 3 件 · 2026年7月21日 に作成

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• [FIRRTL] Improve Domain Errors v2

  オープン

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  FIRRTL

  難易度 5/5 1週間以上 初心者へのやさしさ 25/100

  llvm/circt#10869 · 2026年7月20日 に作成

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• [FIRRTL][Inliner] Hierpath's used by non-NLA's are not handled well

  オープン

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  bug FIRRTL

  難易度 5/5 1週間以上 初心者へのやさしさ 35/100

  llvm/circt#10798 · コメント 3 件 · 2026年7月8日 に作成

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• [circt-verilog][arcilator] End-to-end simulation mismatch on mixed clock/data signals

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  Arc ImportVerilog

  難易度 4/5 3〜5日 初心者へのやさしさ 35/100

  llvm/circt#10797 · 2026年7月8日 に作成

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• [circt-bmc] `verif.assume` constraints on past timesteps are dropped by per-cycle pop

  再び着手できるかも @TaoBi22 が 104 日前に担当しましたが、オープン中のプルリクエストはありません。 オープン

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  bug verif

  llvm/circt#10770 · コメント 2 件 · 担当者 1 名 · 2026年7月5日 に作成

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• [FIRRTL] Support Aliasing in InferDomains

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  enhancement FIRRTL

  難易度 5/5 1週間以上 初心者へのやさしさ 35/100

  llvm/circt#10755 · 2026年7月2日 に作成

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• [FIRRTL][EliminateWires] rwprobe op is not dominated by target

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  bug FIRRTL

  難易度 4/5 3〜5日 初心者へのやさしさ 45/100

  llvm/circt#10751 · 2026年7月1日 に作成

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• [Synth] Use LinearTimingArcAttr sensitivity in TechMappper

  オープン

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  llvm/circt#10732 · 2026年6月25日 に作成

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• [ImportVerilog] DefParam type mismatch after Slang bump

  再び着手できるかも @rhanqtl が 73 日前に担当しましたが、オープン中のプルリクエストはありません。 オープン

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  ImportVerilog

  llvm/circt#10668 · コメント 1 件 · 担当者 1 名 · 2026年6月16日 に作成

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• [FIRRTL] Question about different Annotation handling between SFC and firtool at Inline phase

  オープン

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  llvm/circt#10494 · コメント 3 件 · 2026年5月18日 に作成

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• [SimToSV][HWToSV] Print-like SV operations are not guarded from synthesis

  オープン

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  llvm/circt#10489 · コメント 5 件 · 2026年5月16日 に作成

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• [Synth] Add an operation for declarative Cut rewrite pattern

  オープン

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  llvm/circt#10485 · リアクション 1 件 · 2026年5月16日 に作成

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• Feature request: add UDP support

  オープン

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  llvm/circt#10477 · 2026年5月15日 に作成

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• [Synth] Enhance 3-input logic operations

  再び着手できるかも @okekayode が 165 日前に担当しましたが、オープン中のプルリクエストはありません。 オープン

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  llvm/circt#10407 · コメント 2 件 · 担当者 1 名 · 2026年5月7日 に作成

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• [FIRRTL][InferResets] Disallow external modules on InstanceChoice?

  オープン

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  llvm/circt#10406 · コメント 1 件 · 2026年5月7日 に作成

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• [Synth] Enhance 3-input logic gate

  オープン

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  llvm/circt#10405 · 2026年5月7日 に作成

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• [Syunth] Enhance 3-input logic gate

  オープン

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  llvm/circt#10404 · 2026年5月7日 に作成

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• [Synth] Add attribute for linear delay model and pass to approximate them from NLDM attr

  再び着手できるかも @okekayode が 167 日前に担当しましたが、オープン中のプルリクエストはありません。 オープン

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  llvm/circt#10382 · コメント 2 件 · 2026年5月5日 に作成

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• [ExportVerilog] Add option to limit identifier length

  オープン

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  ExportVerilog

  難易度 3/5 1〜2日 初心者へのやさしさ 55/100

  llvm/circt#10356 · コメント 4 件 · 2026年4月29日 に作成

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• Feature Request: Native support for negedge clock in FIRRTL

  オープン

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  llvm/circt#10329 · コメント 1 件 · 2026年4月26日 に作成

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• [FIRRTL] Dead port elimination on non-public module targeted by firrtl.simulation breaks verifier

  オープン

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  FIRRTL

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  llvm/circt#10317 · 2026年4月24日 に作成

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• [Synth][circt-synth] Allow transform dialect to specify user defined synthesis pipelines

  オープン

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  enhancement Synth

  難易度 5/5 1週間以上 初心者へのやさしさ 35/100

  llvm/circt#10315 · コメント 5 件 · 2026年4月24日 に作成

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• [AIGERImporter] Add lowering for justice and fairness properties

  オープン

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  llvm/circt#10298 · コメント 4 件 · 2026年4月22日 に作成

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• [FIRRTL] IMDeadCodeElim intermittent crash

  再び着手できるかも @uenoku が 182 日前に担当しましたが、オープン中のプルリクエストはありません。 オープン

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  bug FIRRTL

  llvm/circt#10274 · コメント 2 件 · 担当者 1 名 · 2026年4月19日 に作成

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• [ExportVerilog] Add ExportVerilogPipeline (Prettify, HWLegalizeModules, ExportVerilog) etc

  オープン

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  llvm/circt#10268 · リアクション 1 件 · 2026年4月18日 に作成

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• ImportVerilog lowers `ConversionExpression` with the wrong signedness

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  bug ImportVerilog

  難易度 3/5 1〜2日 初心者へのやさしさ 70/100

  llvm/circt#10234 · コメント 4 件 · 2026年4月16日 に作成

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• [Comb] Assertion failure in type inference for width-changing ops (e.g. ConcatOp) with symbolic hw::IntType

  オープン

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  難易度 5/5 1週間以上 初心者へのやさしさ 38/100

  llvm/circt#10207 · コメント 1 件 · 2026年4月14日 に作成

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