llvm/circt

Circuit IR Compilers and Tools

Stelle: 2.2k
Fork: 525
Issue aperte per principianti: 3
Issue indicizzate: 876
Merge medio: 2g 12h
PR unite (30g): 45

Lingua principale: C++
Licenza: Nessun dato sulla licenza
Ultimo push su GitHub: 18/9/2026
Ultima indicizzazione: 19/9/2026
Guida per i contributori: Nessuna guida per i contributori
Codice di condotta: Nessun codice di condotta
Label per principianti: good first issue help wanted

Adatte ai principianti Tutto

Aperta Tutte

[PyCDE] TypeAlias should forward field lookup to the aliased type Aperta

enhancement PyCDE

Difficoltà 2/5 1-3 ore Idoneità per principianti 78/100

llvm/circt#11173 · Aperta il 24/9/2026
[PyCDE] Add a public recursive canonicalization for aliased types Aperta

enhancement PyCDE

Difficoltà 3/5 1-2 giorni Idoneità per principianti 64/100

llvm/circt#11172 · Aperta il 24/9/2026
[PyCDE] TypeAlias should support as_bits()/bitcast (missing .width) Aperta

enhancement PyCDE

Difficoltà 2/5 1-3 ore Idoneità per principianti 78/100

llvm/circt#11171 · Aperta il 24/9/2026
[PyCDE] Constructing a value of a TypeAlias type aborts with an LLVM assertion Aperta

PyCDE

Difficoltà 3/5 1-2 giorni Idoneità per principianti 68/100

llvm/circt#11170 · Aperta il 24/9/2026
[PyCDE] publishing pipeline is flakey Aperta

PyCDE

Difficoltà 4/5 3-5 giorni Idoneità per principianti 35/100

llvm/circt#11160 · Aperta il 24/9/2026
[FIRRTL] LowerSignatures reverses strictconnect direction for output fields in analog-containing bundles Aperta

Difficoltà 2/5 1-3 ore Idoneità per principianti 85/100

llvm/circt#11151 · Aperta il 22/9/2026
[circt-synth] Use circt-synth in OpenROAD-flow-scripts Aperta

Synth

Difficoltà 5/5 Più di una settimana Idoneità per principianti 25/100

llvm/circt#11143 · 3 reazioni · Aperta il 21/9/2026
[Moore] Some packed aggregate references fail to lower Aperta

Difficoltà 4/5 3-5 giorni Idoneità per principianti 38/100

llvm/circt#11141 · Aperta il 19/9/2026
[SV][ExportVerilog] Determine `sv.package` ordering via dependence analysis Aperta

ExportVerilog SV

Difficoltà 4/5 3-5 giorni Idoneità per principianti 45/100

llvm/circt#11139 · Aperta il 18/9/2026
[ImportVerilog] String casts to packed byte arrays fail Aperta

Difficoltà 3/5 1-2 giorni Idoneità per principianti 68/100

llvm/circt#11133 · Aperta il 16/9/2026
[ImportVerilog] Support concurrent cover property and cover sequence statements Aperta

Difficoltà 3/5 1-2 giorni Idoneità per principianti 45/100

llvm/circt#11128 · Aperta il 16/9/2026
[ImportVerilog] Support assignment patterns as assignment destinations Aperta

Difficoltà 4/5 3-5 giorni Idoneità per principianti 55/100

llvm/circt#11123 · Aperta il 15/9/2026
[ImportVerilog] Resolve hierarchical outputs from expanded interfaces Aperta

Difficoltà 4/5 3-5 giorni Idoneità per principianti 55/100

llvm/circt#11122 · Aperta il 15/9/2026
[ImportVerilog] Support connected interface-array ports Aperta

Difficoltà 4/5 3-5 giorni Idoneità per principianti 35/100

llvm/circt#11121 · Aperta il 15/9/2026
[HW][ExportVerilog] Union Bitcast Layout: Left or Right Jusitfied Aperta

Difficoltà 5/5 Più di una settimana Idoneità per principianti 38/100

llvm/circt#11120 · 2 commenti · Aperta il 15/9/2026
[FIRRTL] User assertions reading ports produce SV reading values from equivalent wire not port; no mechanism to express intent Aperta

FIRRTL

Difficoltà 5/5 Più di una settimana Idoneità per principianti 30/100

llvm/circt#11114 · Aperta il 14/9/2026
[CalyxToHW] Fails to lower 1D calyx.seq_mem to HW: "couldn't convert to core primitive" / "incorrect number of address ports" Aperta

Difficoltà 4/5 3-5 giorni Idoneità per principianti 48/100

llvm/circt#11111 · 2 commenti · Aperta il 12/9/2026
[circt-verilog][RegOfVecToMem] Fail to recognize SRAM with mask Aperta

llvm/circt#11097 · 3 commenti · 1 assegnatario · Aperta il 10/9/2026
[FIRRTL] some zero-width types fail ExportToVerilog pass w/ out optimizations Aperta

Difficoltà 3/5 1-2 giorni Idoneità per principianti 68/100

llvm/circt#11091 · Aperta il 9/9/2026
[lower-calyx-to-hw] Segmentation fault when calyx.invoke refCellsMap points to local instances instead of ref cells Aperta

Difficoltà 3/5 1-2 giorni Idoneità per principianti 68/100

llvm/circt#11087 · Aperta il 8/9/2026
[FIRRTL] CheckCombLoops crashes on a forceable register reference cast to a layer-colored RWProbe Aperta

Difficoltà 3/5 1-2 giorni Idoneità per principianti 74/100

llvm/circt#11085 · Aperta il 8/9/2026
[SV] Rename "sym_name" in GenerateOp to something different Aperta

Difficoltà 2/5 1-3 ore Idoneità per principianti 68/100

llvm/circt#11079 · Aperta il 3/9/2026
[FIRRTL] SizeOf intrinsic requires optimizations enabled to successfully lower Aperta

FIRRTL

Difficoltà 3/5 1-2 giorni Idoneità per principianti 65/100

llvm/circt#11064 · 1 commento · Aperta il 29/8/2026
[FIRRTL] zero-width aggregate consumers crash or produce invalid IR Aperta

FIRRTL

Difficoltà 3/5 1-2 giorni Idoneità per principianti 72/100

llvm/circt#11063 · Aperta il 28/8/2026
[ImportVerilog] Streaming operators fail on unpacked arrays Aperta

good first issue ImportVerilog

Difficoltà 3/5 1-2 giorni Idoneità per principianti 70/100

llvm/circt#11028 · 6 commenti · Aperta il 19/8/2026
[Moore] Missing conversions to open array types Aperta

good first issue Moore

llvm/circt#11027 · 4 commenti · 1 assegnatario · Aperta il 19/8/2026
[ImportVerilog] Don't convert lvalues Aperta

ImportVerilog

Difficoltà 4/5 3-5 giorni Idoneità per principianti 55/100

llvm/circt#11026 · Aperta il 19/8/2026
[MooreToCore] DPI calls with open array arguments are broken Aperta

good first issue Moore

llvm/circt#11025 · 1 commento · 1 assegnatario · Aperta il 19/8/2026
[FIRRTL] Connects accepted due to `emitConnect`, but illegal in MLIR Aperta

bug FIRRTL

Difficoltà 5/5 Più di una settimana Idoneità per principianti 35/100

llvm/circt#10989 · 2 commenti · 4 reazioni · Aperta il 14/8/2026
[HWToLLVM] [LLHD] [Arc] Empty coroutine lowering Aperta

Difficoltà 4/5 3-5 giorni Idoneità per principianti 48/100

llvm/circt#10982 · 1 commento · Aperta il 12/8/2026
[FIRRTL] Lower Classes Assertion Firing Aperta

bug FIRRTL

Difficoltà 3/5 1-2 giorni Idoneità per principianti 55/100

llvm/circt#10959 · Aperta il 7/8/2026
[Arcilator] Define the long-term strategy for FIRRTL probes and sv.xmr.ref Aperta

Arc Simulator

Difficoltà 5/5 Più di una settimana Idoneità per principianti 25/100

llvm/circt#10946 · 2 commenti · Aperta il 5/8/2026
[FIRRTL][circt-reduce] Improve Instance Externalizer for Domains Aperta

FIRRTL Reducer

Difficoltà 4/5 3-5 giorni Idoneità per principianti 45/100

llvm/circt#10925 · Aperta il 31/7/2026
[crict-verilog][Mem2Reg] Lowering for `llhd.combinational` with peculiar CFG Aperta

LLHD

Difficoltà 4/5 3-5 giorni Idoneità per principianti 45/100

llvm/circt#10912 · 7 commenti · Aperta il 28/7/2026
[circt-bmc][LTLToCore] verif.assert on !ltl.property fails to legalize Aperta

Difficoltà 4/5 3-5 giorni Idoneità per principianti 48/100

llvm/circt#10907 · Aperta il 27/7/2026
[FIRRTL] InferDomain could create ill-formed IR for instance choice Aperta

Difficoltà 4/5 3-5 giorni Idoneità per principianti 38/100

llvm/circt#10903 · 1 commento · Aperta il 24/7/2026
[circt-verilog] Assertion failure in virtual void mlir::RewriterBase::eraseOp(mlir::Operation*) Aperta

Difficoltà 4/5 3-5 giorni Idoneità per principianti 48/100

llvm/circt#10877 · 2 commenti · Aperta il 21/7/2026
[DapathToComb] Assertion failure in singed booth lowering. Aperta

Difficoltà 3/5 1-2 giorni Idoneità per principianti 76/100

llvm/circt#10875 · 3 commenti · Aperta il 21/7/2026
[FIRRTL] Improve Domain Errors v2 Aperta

FIRRTL

Difficoltà 5/5 Più di una settimana Idoneità per principianti 25/100

llvm/circt#10869 · Aperta il 20/7/2026
[FIRRTL][Inliner] Hierpath's used by non-NLA's are not handled well Aperta

bug FIRRTL

Difficoltà 5/5 Più di una settimana Idoneità per principianti 35/100

llvm/circt#10798 · 3 commenti · Aperta il 8/7/2026
[circt-verilog][arcilator] End-to-end simulation mismatch on mixed clock/data signals Aperta

Arc ImportVerilog

Difficoltà 4/5 3-5 giorni Idoneità per principianti 35/100

llvm/circt#10797 · Aperta il 8/7/2026
[FIRRTL][canonicalize] FIRRTL canonicalize can create invalid const result types for cat/pad folds Aperta

Difficoltà 3/5 1-2 giorni Idoneità per principianti 74/100

llvm/circt#10787 · Aperta il 7/7/2026
[circt-bmc] `verif.assume` constraints on past timesteps are dropped by per-cycle pop Aperta

bug verif

llvm/circt#10770 · 2 commenti · 1 assegnatario · Aperta il 5/7/2026
[FIRRTL] Support Aliasing in InferDomains Aperta

enhancement FIRRTL

Difficoltà 5/5 Più di una settimana Idoneità per principianti 35/100

llvm/circt#10755 · Aperta il 2/7/2026
[FIRRTL][EliminateWires] rwprobe op is not dominated by target Aperta

bug FIRRTL

Difficoltà 4/5 3-5 giorni Idoneità per principianti 45/100

llvm/circt#10751 · Aperta il 1/7/2026
[Synth] Use LinearTimingArcAttr sensitivity in TechMappper Aperta

Difficoltà 4/5 3-5 giorni Idoneità per principianti 48/100

llvm/circt#10732 · Aperta il 25/6/2026
[ImportVerilog] DefParam type mismatch after Slang bump Aperta

ImportVerilog

llvm/circt#10668 · 1 commento · 1 assegnatario · Aperta il 16/6/2026
[FIRRTL] Question about different Annotation handling between SFC and firtool at Inline phase Aperta

Difficoltà 4/5 3-5 giorni Idoneità per principianti 35/100

llvm/circt#10494 · 3 commenti · Aperta il 18/5/2026
[SimToSV][HWToSV] Print-like SV operations are not guarded from synthesis Aperta

Difficoltà 4/5 3-5 giorni Idoneità per principianti 55/100

llvm/circt#10489 · 5 commenti · Aperta il 16/5/2026
[Synth] Add an operation for declarative Cut rewrite pattern Aperta

Difficoltà 5/5 Più di una settimana Idoneità per principianti 35/100

llvm/circt#10485 · 1 reazione · Aperta il 16/5/2026

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