Is it possible to model RISC-V or other 5-pipelined processors by EventQueue?
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評価
- 難易度
- 5/5
- 見積もり時間
- 1週間以上
- 初心者へのやさしさ
- 15/100
- issue の種類
- 機能追加
- 明瞭さ
- 説明が足りない
- 活発さ
- 停滞
- 領域
- compilers
調査の方向性
issue では EventQueue、RISC-V、5 段パイプラインプロセッサについてのみ言及されており、ファイル、テスト、実装のエントリポイントは示されていません。まずリポジトリの構成と EQueue Dialect のエントリポイントを調査し、このモデリング要求がスコープ内にあるかどうかを判断します。完了条件は、明確化された設計と受け入れ基準が定められること、または実現可能性について文書化された結論が得られることです。
索引モデルが issue の本文から書いたものです。
説明
この issue には説明がありません。
- 主要言語
- MLIR
- スター
- 43
- フォーク
- 8
- PR マージ指標
- 30日以内にマージされた PR はありません
環境構築
このプロジェクトには開発コンテナ、Dockerfile、コントリビューションガイドがありません。まず README を読み、一般的な手順ははじめてのコントリビューションガイドを参照してください。
はじめの一歩
- issue を最後まで読み、次にプロジェクトのコントリビューションガイドを読みます。
- 着手することを issue にコメントします — 二人が同じ作業をするのを防げます。
- リポジトリをフォークし、ブランチを切って変更します。
- issue 番号を参照したプルリクエストを送ります。
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