Is it possible to model RISC-V or other 5-pipelined processors by EventQueue?
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Evaluación
- Dificultad
- 5/5
- Tiempo estimado
- Más de una semana
- Aptitud para principiantes
- 15/100
- Tipo de issue
- Nueva funcionalidad
- Claridad
- Necesita aclaración
- Estado de actividad
- Estancado
- Área
- compilers
Línea de trabajo
El issue solo menciona EventQueue, RISC-V y procesadores de cinco etapas segmentadas, sin archivos, pruebas ni puntos de entrada de implementación. Empieza inspeccionando la estructura del repositorio y los puntos de entrada de EQueue Dialect para determinar si esta solicitud de modelado está dentro del alcance. Se considerará terminado cuando exista un diseño aclarado y criterios de aceptación, o una conclusión documentada sobre la viabilidad.
Escrito por el modelo de indexación a partir del texto del issue.
Descripción
Este issue no tiene descripción.
- Lenguaje dominante
- MLIR
- Estrellas
- 43
- Forks
- 8
- Métricas de merge de PR
- Sin PR fusionados en 30 d
Preparar el entorno
Este proyecto no incluye contenedor de desarrollo, Dockerfile ni guía de contribución, así que la configuración corre por tu cuenta: empieza por su README y consulta nuestra guía para la primera contribución para los pasos generales.
Primeros pasos
- Lee el issue completo y luego la guía de contribución del proyecto.
- Comenta en el issue que vas a ocuparte — evita que dos personas hagan lo mismo.
- Haz un fork del repositorio y trabaja en una rama.
- Abre un pull request que haga referencia al número del issue.
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