Issue del repository

mcquerol/direct-digital-frequency-synthesis-systemverilog

SystemVerilog DDFS project on FPGA. Includes LUT design and sine wave generation.

Vedi su GitHub
Star
 (2 stelle)
Fork
 (0 fork)
Issue indicizzate
 (1 issue indicizzata)
issue per principianti aperte
 (1 issue per principianti aperta)
Ultima indicizzazione
13 ago 2026
Ultimo push GitHub
18 dic 2024
Licenza
MIT License
Guida contributori
Nessuna guida contributori
Codice di condotta
Nessun codice di condotta
Linguaggio principale
SystemVerilog
Metriche merge PR
 (Nessuna PR mergiata in 30 g)
Label per principianti
good first issue

Issue

1 issue indicizzata aperta