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[Bug] Riviera-PRO component binding not working between libraries

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I maintainer di solito rispondono entro 1 giorno

Nessuno ha ancora preso questa issue.

  • #1087 di @SzymonHitachi — chiusa senza merge

Valutazione

Difficoltà
4/5
Tempo stimato
3-5 giorni
Idoneità per principianti
30/100
Tipo di issue
Bug
Chiarezza
Abbastanza chiara
Stato di attività
Ferma
Ambito
tooling

Direzione di ricerca

Start with vunit/sim_if/rivierapro.py, especially _create_load_function, and compare how ModelSim adds library load flags. Reproduce the unbound component warning with the Riviera-PRO setup described in the issue, then check how any change affects elaboration time and binding order as the number of TCL IPs grows. Done means components bind correctly without the reported startup slowdown and compilation order warnings.

Scritto dal modello di indicizzazione a partire dal testo della issue.

Descrizione

Using tsfpga assume that I have 1 VHDL file myfile.vhd and 1 IP TCL file with mycomponent.

  • During simulation IP file is being compiled in a separate project and by default it ends in xil_defaultlib library
  • VHDL file has a component instantiation of that IP

During the simulation now, In Riviera-PRO, simulator does not bind the generated IP properly to the component:

# ELBREAD: Warning: ELBREAD_0037 myfile.vhd (505): Instance "/mycomponent_inst" of component "mycomponent" not bound.

Solution discussion:
This seems to be easily fixed by updating vunit/sim_if/rivierapro.py -> _create_load_function by adding:

        for library in self._libraries:
            vsim_flags += ["-L", library.name]

which is added in modelsim also.

This however results in significant increase of simulation time (increasing with the amount of tcl IPs) on start of elaboration with warnings for each of the IPs:

# ELBREAD: Warning: Entity "xil_defaultlib.mycomponent" has been compiled after architecture "work.myfile(rtl)" that instantiates and binds this entity at simulation initialization. Recompile the source files in the correct order to perform the binding operation during compilation and simultaneously reduce the time required to initialize the simulation.

Note: Same warning does not show up for modelsim.

What would be the actual good way of solving this issue?

Lingua principale
VHDL
Stelle
850
Fork
305
Merge medio
2g 10h
PR unite (30g)
7

Preparare l'ambiente

Come iniziare

  1. Leggi tutta la issue e poi la guida ai contributi del progetto.
  2. Commenta sulla issue per dire che te ne occupi tu — evita che due persone facciano lo stesso lavoro.
  3. Fai un fork del repository e lavora su un branch.
  4. Apri una pull request che faccia riferimento al numero della issue.

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