Hacktoberfest 2026: le issue che i maintainer hanno segnato per ottobre, aperte e adatte ai principianti. Sfoglia le issue Hacktoberfest

ihp-sg13g2: SRAM Verilog wrappers instantiate SRAM_1P_behavioral_bm_bist, which the platform does not ship

Aperta Adatta ai principianti
  • Qualcosa non va?
#4,739 0 commenti 0 reazioni 0 assegnatari Vedi su GitHub

I maintainer di solito rispondono entro 1 giorno

Nessuno ha ancora preso questa issue.

Valutazione

Difficoltà
2/5
Tempo stimato
1-3 ore
Idoneità per principianti
78/100
Tipo di issue
Bug
Chiarezza
Specificata chiaramente
Stato di attività
Attiva
Ambito
backend

Direzione di ricerca

Leggi i wrapper RM_IHPSG13_1P_*_bm_bist.v in flow/platforms/ihp-sg13g2/verilog/ e confronta le loro istanziazioni di SRAM_1P_behavioral_bm_bist con il modulo indicato nell’issue. Aggiungi il file del modulo comportamentale mancante dall’IHP PDK. Il lavoro è completato quando i file Verilog della piattaforma definiscono il modulo istanziato, così che le simulazioni SRAM possano essere elaborate.

Scritto dal modello di indicizzazione a partire dal testo della issue.

Descrizione

Description

flow/platforms/ihp-sg13g2/verilog/RM_IHPSG13_1P_*_bm_bist.v (e.g. RM_IHPSG13_1P_256x48_c2_bm_bist.v, lines 79 and 128 on master) instantiate SRAM_1P_behavioral_bm_bist, but no file in flow/platforms/ihp-sg13g2/ defines that module, so the SRAM macros cannot be simulated from the platform files (RTL or gate-level simulation of any design that uses them fails to elaborate).

The module is defined in the IHP PDK, in ihp-sg13g2/libs.ref/sg13g2_sram/verilog/RM_IHPSG13_1P_core_behavioral_bm_bist.v (IHP-GmbH/IHP-Open-PDK main); only the per-size wrappers were copied into ORFS.

Suggested fix

Add RM_IHPSG13_1P_core_behavioral_bm_bist.v from the PDK to flow/platforms/ihp-sg13g2/verilog/ (and, if the 2P macros are ever added, RM_IHPSG13_2P_core_behavioral_bm_bist_ideal.v).

Seen on ORFS commit c06bf3c and still the case on current master (the verilog/ directory lists only the ten wrappers plus sg13g2_io.v and sg13g2_stdcell.v).

Lingua principale
Verilog
Stelle
777
Fork
549
Merge medio
2g 16h
PR unite (30g)
91

Preparare l'ambiente

  • Include un Dockerfile o un file Docker Compose
  • Nessun modello di pull request
  • Nessuna guida per i contributori

Come iniziare

  1. Leggi tutta la issue e poi la guida ai contributi del progetto.
  2. Commenta sulla issue per dire che te ne occupi tu — evita che due persone facciano lo stesso lavoro.
  3. Fai un fork del repository e lavora su un branch.
  4. Apri una pull request che faccia riferimento al numero della issue.

Altre issue di The-OpenROAD-Project/OpenROAD-flow-scripts

Tutte le issue di The-OpenROAD-Project/OpenROAD-flow-scripts

Issue simili

Altre issue su Backend & API Design

Ricevi le nuove issue nella tua casella

Un breve riepilogo di issue GitHub adatte ai principianti.