Generated .lib for hardened block lists VDD/VSS as signal inputs
I maintainer di solito rispondono entro 1 giorno
@dsengupta0628 ci sta già lavorando.
Dal 18/7/2026.
Valutazione
Questa issue non è ancora stata valutata.
Descrizione
Subject
[Stage]: Other. Please describe below.
Describe the bug
In final_report_aes-block_asap7_base_2026-07-16_18-29.tar.gz downloaded from
https://jenkins.openroad.tools/job/OpenROAD-flow-scripts-Public/job/master/1493/artifact/
if I inspect results/asap7/aes-block_aes_rcon/base/aes_rcon_typ.lib, I see VDD/VSS listed as signal inputs
pin("VDD") {
direction : input;
capacitance : 0.0000;
}
pin("VSS") {
direction : input;
capacitance : 0.0000;
}
Expected Behavior
VDD/VSS listed as supply pins
Environment
N/A
To Reproduce
See the above CI job
Relevant log output
Screenshots
No response
Additional Context
No response
- Lingua principale
- Verilog
- Stelle
- 767
- Fork
- 544
- Merge medio
- 2g 3h
- PR unite (30g)
- 97
Preparare l'ambiente
- Include un Dockerfile o un file Docker Compose
- Nessun modello di pull request
- Nessuna guida per i contributori
Come iniziare
- Leggi tutta la issue e poi la guida ai contributi del progetto.
- Commenta sulla issue per dire che te ne occupi tu — evita che due persone facciano lo stesso lavoro.
- Fai un fork del repository e lavora su un branch.
- Apri una pull request che faccia riferimento al numero della issue.
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