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mcquerol/direct-digital-frequency-synthesis-systemverilog

SystemVerilog DDFS project on FPGA. Includes LUT design and sine wave generation.

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Última indexação
20 de ago. de 2026
Último push no GitHub
18 de dez. de 2024
Licença
MIT License
Guia de contribuição
Nenhum guia de contribuição
Código de conduta
Nenhum código de conduta
Linguagem principal
SystemVerilog
Métricas de merge de PR
 (Nenhuma PRs mesclada em 30d)
Labels para iniciantes
good first issue

Issues

1 issue indexada aberta