Repository Issues

mcquerol/direct-digital-frequency-synthesis-systemverilog

SystemVerilog DDFS project on FPGA. Includes LUT design and sine wave generation.

GitHub で見る
Stars
 (2 個のスター)
Forks
 (0 件のフォーク)
Indexed issues
 (1 件の索引済み Issue)
open beginner issues
 (1 件のオープンな初心者向け Issue)
最終索引
2026/08/13
最終 GitHub push
2024/12/18
ライセンス
MIT License
コントリビューションガイド
コントリビューションガイドはありません
行動規範
行動規範はありません
主要言語
SystemVerilog
PR merge metrics
 (PR metrics pending)
初心者向けラベル
good first issue

Issue

1 件のオープンな索引 Issue

オープン
create README.md
documentationgood first issue
おすすめ理由コメントがまだない · 初心者向けラベルあり
コメントがまだない初心者向けラベルあり

mcquerol / direct-digital-frequency-synthesis-systemverilog · #1 · 2025/03/11 · SystemVerilog · 2 個のスター

0 件のコメント0 件のリアクション1 人の担当者