mip documentation error

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評価

難易度
1/5
見積もり時間
1時間未満
初心者へのやさしさ
88/100
issue の種類
ドキュメント
明瞭さ
明確に書かれている
活発さ
活発
領域
documentation

調査の方向性

issueでは、CSレジスタのドキュメントにあるmipの説明と、rtl/ibex_cs_registers.svにある関連する動作が示されており、issue #567の議論にもリンクされています。これらの参照先を読んで意図された表現を確認し、mipがmieによって制御されると書かれないようにドキュメントを更新してください。説明がissueに記載された期待される動作と一致すれば完了です。

索引モデルが issue の本文から書いたものです。

説明

Type:Bug

Observed Behavior

The mip register documentation (https://ibex-core.readthedocs.io/en/latest/03_reference/cs_registers.html#cs-registers) states
"mip is a read-only register indicating pending interrupt requests. A particular bit in the register reads as one if the corresponding interrupt input signal is high and if the interrupt is enabled in the mie CSR."

Expected Behavior

In https://github.com/lowRISC/ibex/blob/master/rtl/ibex_cs_registers.sv:

assign mip.irq_fast = irq_fast_i;
and
csr_rdata_int[CSR_MFIX_BIT_HIGH:CSR_MFIX_BIT_LOW] = mip.irq_fast;

These statements show that mip is not gated by mie. This is in line with the discussion in https://github.com/lowRISC/ibex/issues/567.

From the issue/567 discussion it's clear that mip not being gated by mie is the expected behavior, so it's the documentation that needs to be updated.

Steps to reproduce the issue

My Environment

EDA tool and version:

Operating system:

Version of the Ibex source code:

Latest.

主要言語
SystemVerilog
スター
2.2k
フォーク
836
平均マージ
5日 8時間
マージ済み PR（30日）
22

環境構築

はじめの一歩

  1. issue を最後まで読み、次にプロジェクトのコントリビューションガイドを読みます。
  2. 着手することを issue にコメントします — 二人が同じ作業をするのを防げます。
  3. リポジトリをフォークし、ブランチを切って変更します。
  4. issue 番号を参照したプルリクエストを送ります。

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