[proposal] Add vector intrinsics for loading into lane 0 and setting other lanes to 0
まだ誰も着手していません。
評価
調査の方向性
ファイルもテストも指定されていません。まず既存の ACLE lane-load intrinsics と NEON および SVE intrinsic definitions を確認し、次に提案されたシグネチャを instruction examples と比較してください。両方のアーキテクチャについて intrinsic set とその lane-zero behavior に合意し、文書化できれば完了です。
索引モデルが issue の本文から書いたものです。
説明
It would be useful to have vector intrinsics that load lane 0 from memory and set the other elements to zero. E.g.:
int8x16_t vfoo_s8(const int8_t *)→LDR Bn, [Xn]int16x8_t vfoo_s16(const int16_t *)→LDR Hn, [Xn]- ….
The same thing would work for SVE.
GCC does at least optimise something like:
#include <arm_neon.h>
float32x2_t f(float32_t *ptr)
{
float32x2_t vec = {};
vec = vld1_lane_f32(ptr, vec, 0);
vec = vld1_lane_f32(ptr + 2, vec, 1);
return vec;
}
to:
ldr s0, [x0], 8
ld1 {v0.s}[1], [x0]
ret
and LLVM behaves similarly, but that seems a bit indirect.
- 主要言語
- Python
- スター
- 130
- フォーク
- 78
- 平均マージ
- 4日 9時間
- マージ済み PR（30日）
- 2
環境構築
- Dockerfile・Docker Compose ファイルなし
- プルリクエストのテンプレートあり
- コントリビューションガイドを読む
はじめの一歩
- issue を最後まで読み、次にプロジェクトのコントリビューションガイドを読みます。
- 着手することを issue にコメントします — 二人が同じ作業をするのを防げます。
- リポジトリをフォークし、ブランチを切って変更します。
- issue 番号を参照したプルリクエストを送ります。
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