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Verilog, VHDL, and HLS examples

Aperta
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Valutazione

Difficoltà
5/5
Tempo stimato
Più di una settimana
Idoneità per principianti
10/100
Tipo di issue
Documentazione
Chiarezza
Da chiarire
Stato di attività
Ferma
Ambito
documentation

Direzione di ricerca

Non sono indicati file, test o punti di ingresso e il corpo dell’issue è vuoto. Inizia esaminando la struttura esistente di esempi e tutorial del repository, quindi determina l’ambito previsto per Verilog, VHDL e HLS; il lavoro è completato quando gli esempi richiesti sono presenti e integrati in modo coerente.

Scritto dal modello di indicizzazione a partire dal testo della issue.

Descrizione

enhancement good first issue

Questa issue non ha una descrizione.

Lingua principale
C++
Stelle
1.9k
Fork
85
Nessuna PR unita negli ultimi 30g

Preparare l'ambiente

Questo progetto non fornisce container di sviluppo, Dockerfile né guida per i contributori, quindi l'ambiente è a tuo carico: parti dal suo README e consulta la nostra guida al primo contributo per i passaggi generali.

Come iniziare

  1. Leggi tutta la issue e poi la guida ai contributi del progetto.
  2. Commenta sulla issue per dire che te ne occupi tu — evita che due persone facciano lo stesso lavoro.
  3. Fai un fork del repository e lavora su un branch.
  4. Apri una pull request che faccia riferimento al numero della issue.

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