ucb-bar/testchipip

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• Incorrect CSR State Override Logic Causes Spike State Rollback on RMW Instructions

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  ucb-bar/testchipip#268 · Abierto el 9/1/2026

• bootrom string doesn't allow to set file

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  ucb-bar/testchipip#261 · Abierto el 15/10/2025

• Mismatch in CoSpike co-simulation about WLRL CSR registers

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  ucb-bar/testchipip#258 · Abierto el 30/4/2025

• Remove dependency on sifive-blocks

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  ucb-bar/testchipip#156 · 1 comentario · Abierto el 18/1/2023

• It cannot compatible 128 bit data length

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  ucb-bar/testchipip#147 · 2 comentarios · Abierto el 11/7/2022

• Make BlockDevice base address come from Config

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  ucb-bar/testchipip#131 · 1 comentario · Abierto el 16/4/2021

• Make SimDRAM work when physical address width > 32 bits.

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  ucb-bar/testchipip#127 · Abierto el 29/3/2021

• TSI Host Widget Full Integration Test

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  Dificultad 4/5 3-5 días Aptitud para principiantes 25/100

  ucb-bar/testchipip#117 · Abierto el 8/1/2021

• TSI Host Widget Documentation

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  ucb-bar/testchipip#116 · Abierto el 8/1/2021

• value += is not a member of String

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  ucb-bar/testchipip#95 · Abierto el 23/7/2020

• SerialAdapter should require minLatency > 0

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  ucb-bar/testchipip#88 · 2 comentarios · Abierto el 13/6/2020

• Use PlusArgArtefacts.append to avoid emulator.cc hacks in next RC bump

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  ucb-bar/testchipip#86 · Abierto el 21/5/2020

• Eventually move to the `InModuleBody` paradigm instead of `ModuleImp`s to mirror rocket-chip

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  Dificultad 5/5 Más de una semana Aptitud para principiantes 15/100

  ucb-bar/testchipip#77 · Abierto el 16/4/2020

• Import issue: compile fails, can't find UARTPortIO

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  ucb-bar/testchipip#72 · Abierto el 24/3/2020

• Provide parameterization of SERIAL_IF_WIDTH

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  Dificultad 2/5 1-3 horas Aptitud para principiantes 50/100

  ucb-bar/testchipip#63 · 1 reacción · Abierto el 18/1/2020

• Bidirectional serdes safe usage

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  ucb-bar/testchipip#49 · 2 comentarios · Abierto el 12/7/2019

• ClockUtil unit tests

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  ucb-bar/testchipip#40 · 1 reacción · Abierto el 28/3/2019

• Making Host/Target coordination for the TLSerdesser easier

  Quizá libre de nuevo @jwright6323 la tomó hace 2560 días y no hay ningún pull request abierto. Abierto

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  enhancement

  ucb-bar/testchipip#37 · 2 comentarios · 1 asignado · Abierto el 5/3/2019

• Cospike creates Spike with trigger_count = 0, so any Rocket breakpoint (nBreakpoints = 1) mismatches

  Posiblemente ocupada @youzi27 la tomó hace 31 días. Abierto

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  Dificultad 4/5 3-5 días Aptitud para principiantes 48/100

  ucb-bar/testchipip#279 · Abierto el 27/9/2026