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VUnit testcases fail if the last character in a testcase name is a whitespace (VHDL)

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Evaluación

Dificultad
2/5
Tiempo estimado
1-3 horas
Aptitud para principiantes
35/100
Tipo de issue
Error
Claridad
Bastante claro
Estado de actividad
Estancado
Área
testing

Línea de trabajo

Start with the attached MinimalExample.zip, especially its run.py script and VHDL testbench, and reproduce the failure for the testcase named "Test Fail ". Compare it with "Test Pass" to locate where the trailing whitespace changes the result. The issue is resolved when both testcase names run as expected; the payload does not identify a VUnit source file or test to inspect.

Escrito por el modelo de indexación a partir del texto del issue.

Descripción

Bug

Recently I noticed that a vunit testcase in a VHDL testbench will always fail if the name of it ends with a Whitespace. I attached a minimal example including a simple run.py script and a minimal testbench with two testcases. I tested this on two separate windows machines and got the same results on both pcs. Is this a bug in vunit or is something else wrong here?

MinimalExample.zip

from vunit import VUnit

# Create VUnit instance by parsing command line arguments
vu = VUnit.from_argv()

# Create library 'lib'
lib = vu.add_library("lib")

# Add all files ending in .vhd in current working directory to library
lib.add_source_files("*.vhd")

# Run vunit function
vu.main()

library vunit_lib;
context vunit_lib.vunit_context;

entity tb_Test is
  generic (runner_cfg : string);
end entity;

architecture tb of tb_Test is
begin
  main : process
  begin
    test_runner_setup(runner, runner_cfg);
    
    while test_suite loop

        if run("Test Fail ") then
            
            -- This Testcase fails because the name of the 
            -- Testcase ends in a whitespace
  
        elsif run("Test Pass") then
          
            -- This Testcase is successfull
            -- Note: There is no whitespace at the end
            
        end if;
      end loop;

    test_runner_cleanup(runner); -- Simulation ends here
  end process;
end architecture;
Lenguaje dominante
VHDL
Estrellas
850
Forks
305
Merge medio
2 d 10 h
PR fusionados (30 d)
7

Preparar el entorno

Primeros pasos

  1. Lee el issue completo y luego la guía de contribución del proyecto.
  2. Comenta en el issue que vas a ocuparte — evita que dos personas hagan lo mismo.
  3. Haz un fork del repositorio y trabaja en una rama.
  4. Abre un pull request que haga referencia al número del issue.

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