The-OpenROAD-Project/OpenSTA
OpenSTA engine
¿Es The-OpenROAD-Project/OpenSTA apto para principiantes?
Los mantenedores de The-OpenROAD-Project/OpenSTA suelen responder a un pull request en 1 día. Ahora mismo hay 1 issue apto para principiantes abierto.
- Estrellas
- 625
- Forks
- 275
- Issues abiertos para principiantes
- 1
- Issues indexados
- 14
- Merge medio
- 2 d 1 h
- PR fusionados (30 d)
- 6
- Lenguaje dominante
- Verilog
- Licencia
- GPL-3.0
- Último push a GitHub
- 28/9/2026
- Última indexación
- 19/9/2026
- Guía de contribución
- Sin guía de contribución
- Código de conducta
- Sin código de conducta
- Etiquetas para principiantes
- Sin etiquetas para principiantes indexadas
Cómo contribuir a The-OpenROAD-Project/OpenSTA
- No hay guía de contribución, así que empieza por el README y por algunos pull requests fusionados hace poco para ver cómo se proponen los cambios.
- Tus contribuciones se publicarán bajo la licencia GPL-3.0 del proyecto.
- Elige el issue abierto apto para principiantes de abajo y comenta que quieres trabajar en él antes de empezar.
Las issues en las que quizá ya trabaja alguien aparecen al final. Ordenar todo por fecha
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Dificultad 4/5 3-5 días Aptitud para principiantes 40/100
The-OpenROAD-Project/OpenSTA#424 ·
Los mantenedores suelen responder en 1 día
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EquivCells is reporting FFs and Latches are the sameQuizá libre de nuevo @dsengupta0628 la tomó hace 30 días y no hay ningún pull request abierto. Abierto
The-OpenROAD-Project/OpenSTA#411 · 1 comentario · 1 asignado ·
Los mantenedores suelen responder en 1 día
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Verilog round trip: 18 reader/writer defects found by equivalence checking, grouped by failure modeQuizá libre de nuevo @dsengupta0628 la tomó hace 61 días y no hay ningún pull request abierto. Abierto
The-OpenROAD-Project/OpenSTA#399 · 1 comentario · 1 asignado ·
Los mantenedores suelen responder en 1 día
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out-of-bounds std::vector<Delay> access in RequiredCmp::requiredsSave during timing-driven global placementQuizá libre de nuevo @dsengupta0628 la tomó hace 31 días y no hay ningún pull request abierto. Abierto
The-OpenROAD-Project/OpenSTA#398 · 1 asignado ·
Los mantenedores suelen responder en 1 día
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`VerilogWriter::writeAssigns()` omitted `assign` statement when a feed-through net name matches output port nameQuizá libre de nuevo @dsengupta0628 la tomó hace 200 días y no hay ningún pull request abierto. Abierto
The-OpenROAD-Project/OpenSTA#315 · 2 comentarios · 1 asignado ·
Los mantenedores suelen responder en 1 día
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write_timing_model: incorrect bit_width for ascending bus ranges (off-by-one in std::abs)Posiblemente ocupada @dsengupta0628 la tomó hace 18 días. Abierto
Dificultad 2/5 1-3 horas Aptitud para principiantes 78/100
The-OpenROAD-Project/OpenSTA#360 · 3 comentarios · 1 asignado ·
Los mantenedores suelen responder en 1 día