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SpinalHDL

5 repositorios indexados · Ver en GitHub

VexRiscv
A FPGA friendly 32 bit RISC-V CPU implementation

Assembly · 3265 estrellas
SpinalHDL
Scala based HDL

Scala · 2040 estrellas
VexiiRiscv
Like VexRiscv, but, Harder, Better, Faster, Stronger

Scala · 253 estrellas
SpinalDoc-RTD
The sources of the online SpinalHDL doc

Python · 32 estrellas
NaxSoftware

C · 13 estrellas

Para principiantes Todo

Abierto Todos

BusIf lib: newRegAt attaches wrong address when the first register is not at 0x00 Abierto

Dificultad 2/5 1-3 horas Aptitud para principiantes 78/100

SpinalHDL/SpinalHDL#1968 · 3 comentarios · Abierto el 22/9/2026
[Formal finding VEX-RTL-019] medelegh is not implemented on an XLEN=32 hart with S-mode, so the upper half of the 64-bit medeleg is unreachable and a read traps Abierto

Dificultad 4/5 3-5 días Aptitud para principiantes 45/100

SpinalHDL/VexRiscv#498 · Abierto el 18/9/2026
[Formal finding VEX-RTL-016] scause implements only 4 bits of Exception Code, but the architecture requires bits 4-0 so the register can hold 0-31 Abierto

Dificultad 4/5 3-5 días Aptitud para principiantes 48/100

SpinalHDL/VexRiscv#497 · Abierto el 18/9/2026
[Formal finding VEX-RTL-015] menvcfg and menvcfgh are not implemented on a hart with U-mode and S-mode, so reads of them raise illegal-instruction exceptions Abierto

Dificultad 4/5 3-5 días Aptitud para principiantes 52/100

SpinalHDL/VexRiscv#496 · Abierto el 18/9/2026
[Formal finding VEX-RTL-014] sepc has no low-bit masking: sepc[0] is writable and reads back as one Abierto

Dificultad 3/5 1-2 días Aptitud para principiantes 55/100

SpinalHDL/VexRiscv#495 · Abierto el 18/9/2026
[Formal finding VEX-RTL-011] mstatus.MPRV is not writable on a hart that implements U-mode Abierto

Dificultad 4/5 3-5 días Aptitud para principiantes 48/100

SpinalHDL/VexRiscv#494 · Abierto el 18/9/2026
[Formal finding VEX-RTL-010] misa.Extensions reports B and G and omits I on a core that implements RV32I, and the E bit is not the complement of I Abierto

Dificultad 4/5 3-5 días Aptitud para principiantes 45/100

SpinalHDL/VexRiscv#493 · Abierto el 18/9/2026
[Formal finding VEX-RTL-007] mtval is not written on an interrupt trap, so it retains the faulting address left by the previous exception instead of being set to zero Abierto

Dificultad 4/5 3-5 días Aptitud para principiantes 48/100

SpinalHDL/VexRiscv#492 · Abierto el 18/9/2026
[Formal finding VEX-RTL-006] mcause has no reset value, so after reset it reads an undefined value instead of one indicating the cause of the reset Abierto

Dificultad 3/5 1-2 días Aptitud para principiantes 52/100

SpinalHDL/VexRiscv#491 · Abierto el 18/9/2026
[Formal finding VEX-RTL-004] On an environment-call exception mtval is written with the ECALL instruction encoding instead of zero Abierto

Dificultad 4/5 3-5 días Aptitud para principiantes 48/100

SpinalHDL/VexRiscv#490 · Abierto el 18/9/2026
[Formal finding VEX-RTL-003] mepc has no low-bit masking: mepc[0] is writable and reads back as one, and MRET then redirects the fetch to an unaligned address Abierto

Dificultad 4/5 3-5 días Aptitud para principiantes 45/100

SpinalHDL/VexRiscv#489 · Abierto el 18/9/2026
[Formal finding VEX-RTL-002] MRET sets mstatus.MPP to 00 (U-mode) on a hart that implements only M-mode, leaving an unsupported privilege encoding architecturally readable Abierto

Dificultad 4/5 3-5 días Aptitud para principiantes 38/100

SpinalHDL/VexRiscv#488 · Abierto el 18/9/2026
MMU plugin allows supervisor execution of code in user pages when status.SUM is 1 Abierto

Dificultad 3/5 1-2 días Aptitud para principiantes 68/100

SpinalHDL/VexRiscv#487 · 4 comentarios · Abierto el 17/9/2026
When a mapped register changes while `RVALID && !RREADY`, `AxiLite4SlaveFactory` currently changes the offered `RDATA`. Abierto

Dificultad 3/5 1-2 días Aptitud para principiantes 74/100

SpinalHDL/SpinalHDL#1965 · Abierto el 16/9/2026
Is there any recomendations or skills for AI to write spinalHDL? Abierto

Dificultad 5/5 Más de una semana Aptitud para principiantes 20/100

SpinalHDL/SpinalHDL#1964 · 1 comentario · Abierto el 15/9/2026
mcounteren (0x306) and scounteren (0x106) are not implemented on harts with U-mode / S-mode Abierto

Dificultad 3/5 1-2 días Aptitud para principiantes 72/100

SpinalHDL/VexRiscv#486 · Abierto el 12/9/2026
mstatus.TVM / TW / TSR are hardwired to zero on configurations with S-mode and U-mode Abierto

Dificultad 4/5 3-5 días Aptitud para principiantes 55/100

SpinalHDL/VexRiscv#485 · Abierto el 12/9/2026
sstatus exposes mstatus.MPRV at bit 17 and lets S-mode write it Abierto

Dificultad 2/5 1-3 horas Aptitud para principiantes 84/100

SpinalHDL/VexRiscv#484 · Abierto el 12/9/2026
[Feature Request] Add `toInt` and `toBigInt` helper methods to `SpinalEnumElement` Abierto

Dificultad 2/5 1-3 horas Aptitud para principiantes 76/100

SpinalHDL/SpinalHDL#1960 · Abierto el 8/9/2026
Axi4SharedOnChipRam: the memory write is not qualified by reset, so a synchronously-reset design can corrupt its own init contents on the first clock edge Abierto

Dificultad 4/5 3-5 días Aptitud para principiantes 70/100

SpinalHDL/SpinalHDL#1957 · Abierto el 1/9/2026
Critical Failure on Anlogic TD based FPGA with Murax Abierto

Dificultad 5/5 Más de una semana Aptitud para principiantes 25/100

SpinalHDL/VexRiscv#482 · Abierto el 28/8/2026
bundle assignment issue Abierto

Dificultad 3/5 1-2 días Aptitud para principiantes 72/100

SpinalHDL/SpinalHDL#1953 · Abierto el 25/8/2026
In ClockDomain.internal: Clock enable signal name derived from resetActiveLevel instead of clockEnableActiveLevel Abierto

Dificultad 1/5 Menos de una hora Aptitud para principiantes 85/100

SpinalHDL/SpinalHDL#1952 · Abierto el 24/8/2026
IEEE754-2019 floating point support for SpinalHDL Abierto

Dificultad 5/5 Más de una semana Aptitud para principiantes 25/100

SpinalHDL/SpinalHDL#1951 · Abierto el 11/8/2026
Question about EmbeddedRiscvJtag, DebugPlugin, and OpenOCD debugging via Xilinx BSCANE2 Abierto

Dificultad 4/5 3-5 días Aptitud para principiantes 35/100

SpinalHDL/VexRiscv#479 · Abierto el 5/8/2026
Add an "improved safety" in "Why moving away from traditional HDL" Abierto

enhancement

SpinalHDL/SpinalDoc-RTD#315 · 1 asignado · Abierto el 2/8/2026
About CFU Request/Reorder Abierto

Dificultad 5/5 Más de una semana Aptitud para principiantes 30/100

SpinalHDL/VexiiRiscv#155 · 15 comentarios · Abierto el 1/8/2026
Improve assignDontCare doc with examples Abierto

enhancement TODO

Dificultad 3/5 1-2 días Aptitud para principiantes 35/100

SpinalHDL/SpinalDoc-RTD#314 · Abierto el 22/7/2026
[DISCUSSION] Unified configuartion database for VexiiRiscv Abierto

Dificultad 5/5 Más de una semana Aptitud para principiantes 25/100

SpinalHDL/VexiiRiscv#152 · 1 reacción · Abierto el 21/7/2026
Document SimData Abierto

good first issue TODO

Dificultad 3/5 1-2 días Aptitud para principiantes 35/100

SpinalHDL/SpinalDoc-RTD#313 · Abierto el 14/7/2026
MSYS2 Verilator URL 404 Abierto

Dificultad 2/5 1-3 horas Aptitud para principiantes 68/100

SpinalHDL/SpinalDoc-RTD#311 · 4 comentarios · Abierto el 10/7/2026
MMU memory access in cacheless LSU is bypassed without PMP check. Abierto

Dificultad 4/5 3-5 días Aptitud para principiantes 48/100

SpinalHDL/VexiiRiscv#145 · 2 comentarios · Abierto el 9/7/2026
Document that the string does in `SpinalEnumEncoding` Abierto

Dificultad 1/5 Menos de una hora Aptitud para principiantes 58/100

SpinalHDL/SpinalDoc-RTD#310 · Abierto el 28/6/2026
SpinalHDL simulates with iverilog reporting error Abierto

Dificultad 3/5 1-2 días Aptitud para principiantes 48/100

SpinalHDL/SpinalHDL#1940 · 4 comentarios · Abierto el 25/6/2026
HyperRAM memory support Abierto

Dificultad 5/5 Más de una semana Aptitud para principiantes 25/100

SpinalHDL/SpinalHDL#1939 · Abierto el 21/6/2026
Proposal: CMSIS SVD file generation support for peripherals Abierto

Dificultad 5/5 Más de una semana Aptitud para principiantes 35/100

SpinalHDL/SpinalHDL#1936 · 6 comentarios · Abierto el 13/6/2026
Are bitmanip extensions (Zba, Zbb, Zbc, Zbs) still experimental, can we add them to the README and the RTD ? Abierto

Dificultad 3/5 1-2 días Aptitud para principiantes 48/100

SpinalHDL/VexiiRiscv#140 · 2 comentarios · Abierto el 7/6/2026
Is software prefetch (Zicbop from CMO) fully or partially implemented ? Abierto

Dificultad 4/5 3-5 días Aptitud para principiantes 48/100

SpinalHDL/VexiiRiscv#139 · Abierto el 7/6/2026
Questions: APB3 ArrayBuffer via Apb3Decoder & CPU M plugin Abierto

Dificultad 5/5 Más de una semana Aptitud para principiantes 25/100

SpinalHDL/VexRiscv#477 · Abierto el 1/6/2026
Issue with embedding VexiiRiscv into larger design Abierto

Dificultad 4/5 3-5 días Aptitud para principiantes 38/100

SpinalHDL/VexiiRiscv#134 · 1 comentario · Abierto el 28/5/2026
RegIf: Visitor for all instances? Abierto

Dificultad 5/5 Más de una semana Aptitud para principiantes 35/100

SpinalHDL/SpinalHDL#1924 · 2 comentarios · Abierto el 28/5/2026
SpinalHDL does not support Verilator 5.0 Abierto

Dificultad 3/5 1-2 días Aptitud para principiantes 48/100

SpinalHDL/SpinalHDL#1919 · 11 comentarios · Abierto el 25/5/2026
Question and puzzling about prebuilt Hex under resource folder for Murax demo Abierto

Dificultad 4/5 3-5 días Aptitud para principiantes 35/100

SpinalHDL/VexRiscv#476 · 2 comentarios · Abierto el 23/5/2026
Bug: UnsignedDivider drops commands when storeDenominator=true Abierto

Dificultad 3/5 1-2 días Aptitud para principiantes 58/100

SpinalHDL/SpinalHDL#1916 · Abierto el 18/5/2026
How to force aligned bus access with BusSlaveFactory Abierto

Dificultad 4/5 3-5 días Aptitud para principiantes 42/100

SpinalHDL/SpinalHDL#1915 · 3 comentarios · Abierto el 16/5/2026
Documents new refactored counter API Abierto

TODO

SpinalHDL/SpinalDoc-RTD#304 · 1 asignado · Abierto el 10/5/2026
share Risc-V knowledge for Future Digital Civilization Technology Abierto

Dificultad 5/5 Más de una semana Aptitud para principiantes 15/100

SpinalHDL/VexRiscv#474 · Abierto el 3/5/2026
Question: Is there a way to get the SpinalConfig object during elaboration phase? Abierto

Dificultad 3/5 1-2 días Aptitud para principiantes 35/100

SpinalHDL/SpinalHDL#1901 · 3 comentarios · Abierto el 16/4/2026
Request for Zacas extension support Abierto

Dificultad 5/5 Más de una semana Aptitud para principiantes 30/100

SpinalHDL/VexiiRiscv#125 · 5 comentarios · Abierto el 14/4/2026
Update issues, merge pull requests and do a roadmap for SpinalDoc-RTD Abierto

TODO

SpinalHDL/SpinalDoc-RTD#296 · 1 asignado · Abierto el 4/4/2026

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