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defect: synthesizing Port I/O single pin

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#2,070 opened on 2024/10/03

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説明

Hi team,

I am using LE 3.9.0 on windows and an Altera DE0 Board.

The attached file shows the usage of a Port I/O component with a single pin. When trying to synthesize the following message shows up:

*** FATAL *** Error found in stage "Optimizing Altera project"

Thanks for looking into this

io.zip

コントリビューターガイド

調査方針
Investigate the synthesis generation logic for Port I/O components with a single pin. The error occurs during 'Optimizing Altera project' stage. Examine the attached io.zip file to reproduce the issue. Look into the Java source handling of pin count and Altera project optimization, particularly the code that generates the Quartus project files. Check if there are existing tests for similar configurations.
技術スタック
java
領域
desktoptooling
Issue 種別
バグ
難度新しい貢献者にとっての実装難度です。1 は非常に小さな変更、5 は専門的な作業です。
3
推定時間経験ある貢献者が調査、実装、テスト、pull request 準備にかけるおおよその時間範囲です。
半日
活動状況Issue が今どれだけ取り組みやすいかを示します。新しい、活発、古い、ブロック中、またはメンテナー入力待ちなどです。
新着
明確さ期待される変更、受け入れ条件、次の手順がどれだけ明確かを示します。
おおむね明確
前提条件
JavaLogisim Evolution codebaseFPGA synthesis basics
初心者向け度初回貢献者にどれだけ取り組みやすいかを 1-100 で推定したスコアです。
30